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　2.2.2 合理布線
　　合理布線很重要，設(shè)計者應(yīng)該不違背一般的原則的情況下，利用現(xiàn)有的設(shè)計經(jīng)驗，綜合多種可能的方案，優(yōu)化布線，消除潛在的問題。雖然有一些設(shè)計規(guī)則驅(qū)動的布線器有助于設(shè)計者優(yōu)化設(shè)計，但還沒有一種完全由用戶定制設(shè)計規(guī)則和完全支持信號完整性分析的布線器。布線工具應(yīng)該與全部寄生參數(shù)抽取相結(jié)合，以得到對于時滯率和時延的準(zhǔn)確預(yù)測[3]。

　　2.2.3 建模仿真
　　合理地進行電路建模仿真是最常見的解決辦法。在現(xiàn)代高速電路設(shè)計中，仿真分析顯示其優(yōu)越性。它給設(shè)計者準(zhǔn)確、直觀的設(shè)計結(jié)果，便于提早發(fā)現(xiàn)隱患，及時修改，縮短設(shè)計時間，降低設(shè)計成本。設(shè)計者應(yīng)對相關(guān)因素作合理估計，建立合理的模型。對于IC設(shè)計，電路的仿真必須在封裝的環(huán)境下進行，仿真結(jié)果才能更接近鑄模后返回的硅片測試結(jié)果。由于信號完整性問題經(jīng)常作為間歇性錯誤出現(xiàn)，因此重視同步切換控制、仿真和封裝，保證設(shè)計符合信號完整性要求，在硅片制造前解決問題。對于IC應(yīng)用，可利用仿真來選擇合理的端接元件和優(yōu)化元器件的布局，更容易識別潛在問題，并及時采取正確的端接策略和布局約束機制來解決相關(guān)的信號完整性問題。隨著時鐘頻率的增加和IC尺寸的持續(xù)下降，保持信號完整性對設(shè)計者來說越來越富有挑戰(zhàn)性，這使得建模仿真成為設(shè)計中不可或缺的環(huán)節(jié)[3]。